AI芯片支撐了AI變革了眾多行業(yè)，但芯片自動(dòng)化設(shè)計(jì)工具EDA自1993年之后就放緩了創(chuàng)新的步伐，隨著半導(dǎo)體制造工藝的演進(jìn)，芯片設(shè)計(jì)以及EDA工具們面臨著越來(lái)越大的挑戰(zhàn)。

好消息是，全球兩大EDA巨頭Synopsys和Cadence相繼發(fā)布了采用AI的設(shè)計(jì)工具，可以縮短芯片的設(shè)計(jì)時(shí)間高達(dá)10倍，芯片PPA提升20%。

兩大EDA巨頭產(chǎn)品相繼引入AI

上周，Synopsys宣布推出首個(gè)用于芯片設(shè)計(jì)的自主AI應(yīng)用程序——DSO.ai(Design Space Optimization AI)。這個(gè)AI推理引擎能夠在芯片設(shè)計(jì)的巨大求解空間里搜索優(yōu)化目標(biāo)。

根據(jù)三星設(shè)計(jì)平臺(tái)開(kāi)發(fā)部執(zhí)行副總裁Jaehong Park的說(shuō)法，原本需要多位設(shè)計(jì)專家耗時(shí)一個(gè)多月才可完成的設(shè)計(jì)，DSO.ai只要短短3天即可完成。

DSO.ai做了什么？如今，芯片設(shè)計(jì)是一個(gè)蘊(yùn)藏著許多可優(yōu)化方案的巨大求解空間，其求解空間的規(guī)模是圍棋的數(shù)萬(wàn)億倍。但要在如此巨大的空間進(jìn)行搜索是一項(xiàng)非常費(fèi)力的工作，在現(xiàn)有經(jīng)驗(yàn)和系統(tǒng)知識(shí)的指導(dǎo)下仍需要數(shù)周的實(shí)驗(yàn)時(shí)間。

除此之外，芯片設(shè)計(jì)流程往往會(huì)消耗并生成數(shù)TB的高維數(shù)據(jù)，這些數(shù)據(jù)通常在眾多單獨(dú)優(yōu)化的孤島上進(jìn)行區(qū)分和分段。要?jiǎng)?chuàng)建最佳設(shè)計(jì)方案，開(kāi)發(fā)者必須獲取大量的高速數(shù)據(jù)，并在分析不全面的情況下，即時(shí)做出極具挑戰(zhàn)的決策，這通常會(huì)導(dǎo)致決策疲勞和過(guò)度的設(shè)計(jì)約束。

DSO.ai引擎所做的，是通過(guò)獲取由芯片設(shè)計(jì)工具生成的大數(shù)據(jù)流，并用其來(lái)探索搜索空間、觀察設(shè)計(jì)隨時(shí)間的演變情況，同時(shí)調(diào)整設(shè)計(jì)選擇、技術(shù)參數(shù)和工作流程，以指導(dǎo)探索過(guò)程向多維優(yōu)化的目標(biāo)發(fā)展。

這個(gè)引擎使用了Synopsys研發(fā)團(tuán)隊(duì)發(fā)明的機(jī)器學(xué)期來(lái)執(zhí)行大規(guī)模搜索任務(wù)，自主運(yùn)行成千上萬(wàn)的探索矢量，并實(shí)時(shí)獲取千兆字節(jié)的高速設(shè)計(jì)分析數(shù)據(jù)。

通過(guò)兩年多與學(xué)界以及產(chǎn)業(yè)界的合作，借助DSO.ai可以得到更加優(yōu)化的設(shè)計(jì)解決方案，加速芯片的上市時(shí)間，并且還能夠降低芯片的設(shè)計(jì)和制造總體成本。

本周三，另一大EDA巨頭Cadence也宣布推出已經(jīng)過(guò)數(shù)百次先進(jìn)工藝節(jié)點(diǎn)成功流片驗(yàn)證的新版Cadence數(shù)字全流程，進(jìn)一步優(yōu)化功耗，性能和面積，廣泛應(yīng)用于汽車，移動(dòng)，網(wǎng)絡(luò)，高性能計(jì)算和人工智能（AI）等各個(gè)領(lǐng)域。

這一新版的流程采用了支持機(jī)器學(xué)習(xí)（ML）功能的統(tǒng)一布局布線和物理優(yōu)化引擎等多項(xiàng)業(yè)界首創(chuàng)技術(shù)，吞吐量最高提升3倍，PPA最高提升20%，助力實(shí)現(xiàn)卓越設(shè)計(jì)。ML功能可以讓用戶用現(xiàn)有設(shè)計(jì)訓(xùn)練Cadence數(shù)字全流程iSpatial優(yōu)化技術(shù)，實(shí)現(xiàn)傳統(tǒng)布局布線流程設(shè)計(jì)裕度的最小化。

MediaTek公司計(jì)算和人工智能技術(shù)事業(yè)部總經(jīng)理Dr. SA Hwang說(shuō)：“通過(guò)Innovus設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)GigaOpt優(yōu)化器工具新增的ML能力，我們得以快速完成CPU核心的自動(dòng)訓(xùn)練，提高最大頻率，并將時(shí)序總負(fù)余量降低80%。簽核設(shè)計(jì)收斂的總周轉(zhuǎn)時(shí)間可以縮短2倍。”

三星電子代工設(shè)計(jì)平臺(tái)開(kāi)發(fā)執(zhí)行副總裁Jaehong Park則表示，“Cadence數(shù)字全流程的iSpatial技術(shù)可以精確預(yù)測(cè)完整布局對(duì)PPA的優(yōu)化幅度，實(shí)現(xiàn)RTL，設(shè)計(jì)約束和布局布線的快速迭代，總功耗減少6%，且設(shè)計(jì)周轉(zhuǎn)時(shí)間加快3倍。同時(shí)，Cadence獨(dú)特的ML能力讓我們?cè)赟amsung Foundry的4nm EUV節(jié)點(diǎn)訓(xùn)練設(shè)計(jì)模型，實(shí)現(xiàn)了5%額外性能提升和5%漏電功率減少。”

芯片設(shè)計(jì)終于迎來(lái)變革

EDA（Electronic design automation，電子設(shè)計(jì)自動(dòng)化），是指利用計(jì)算機(jī)輔助設(shè)計(jì)（CAD）軟件來(lái)完成超大規(guī)模集成電路（VLSI）芯片的功能設(shè)計(jì)、綜合、驗(yàn)證、物理設(shè)計(jì)（包括布局、布線、版圖、設(shè)計(jì)規(guī)則檢查等）等流程的設(shè)計(jì)方式。

在EDA出現(xiàn)之前，設(shè)計(jì)人員必須手工完成集成電路的設(shè)計(jì)、布線等工作，物理設(shè)計(jì)人員需要處理每一個(gè)晶體管，甚至是那些組成邏輯門(mén)（如NAND、NOR以及其他邏輯功能等）的晶體管。但隨著摩爾定律的發(fā)展，更大、性能也更強(qiáng)的芯片（die）被制造出來(lái)，再讓設(shè)計(jì)者們處理每一個(gè)晶體管變得越來(lái)越不現(xiàn)實(shí)。

于是，整個(gè)產(chǎn)業(yè)把目光轉(zhuǎn)向了抽象化（abstraction）——即在一個(gè)更高的層次上進(jìn)行設(shè)計(jì)，而把那些底層的細(xì)節(jié)都?xì)w并到庫(kù)和CAE（Computer Aided Engineering，計(jì)算機(jī)輔助工程）工具中——就類似于軟件產(chǎn)業(yè)所做的事情。

CAE系統(tǒng)配備了專門(mén)用于IC設(shè)計(jì)的硬件和軟件的計(jì)算機(jī)，但當(dāng)時(shí)能夠使用計(jì)算機(jī)輔助設(shè)計(jì)（CAD，Computer Aided Design）的只有實(shí)力強(qiáng)大的半導(dǎo)體公司的團(tuán)隊(duì)，這些團(tuán)隊(duì)中的設(shè)計(jì)人員技藝精湛，擅長(zhǎng)復(fù)雜的邏輯和物理設(shè)計(jì)、庫(kù)和過(guò)程開(kāi)發(fā)、封裝以及其他一些專業(yè)方面。

專用集成電路（ASICs，applicationspecific ICs）的出現(xiàn)改變了這一情形，ASIC可以讓設(shè)計(jì)者們不需要了解IC的物理版圖、加工工藝，或者說(shuō)，事實(shí)上他們根本不需了解任何非數(shù)字層面的東西，讓更多的人可以追逐摩爾定律的浪潮。

設(shè)計(jì)自動(dòng)化行業(yè)認(rèn)識(shí)到了這一點(diǎn)， 并創(chuàng)造了一些半定制和定制（ semi-customandcustom）方法，使得系統(tǒng)設(shè)計(jì)師們不需要達(dá)到CAD工程師那樣的理解水平就能設(shè)計(jì)硅片。當(dāng)然，通過(guò)支持ASIC設(shè)計(jì)，CAE工作站和EDA系統(tǒng)得到了迅速擴(kuò)張，系統(tǒng)設(shè)計(jì)者也比哪些內(nèi)部CAD團(tuán)隊(duì)更加開(kāi)放。

但摩爾定律的持續(xù)發(fā)揮作用，即便有了支持ASIC設(shè)計(jì)的EDA，要設(shè)計(jì)大型電路依舊是一個(gè)艱巨的任務(wù)，同時(shí)，為了達(dá)到更高的生產(chǎn)率水平，需要心意層次的抽象化。

這時(shí)，設(shè)計(jì)的方法需要進(jìn)一步提升，其中的一個(gè)關(guān)鍵是，由設(shè)計(jì)界提出的新層次的抽象化，在CAE的幫助下轉(zhuǎn)化為生產(chǎn)力，成為了產(chǎn)業(yè)界的標(biāo)準(zhǔn)。這即是所謂的寄存器傳輸級(jí)（RTL，Register-Transfer Level）抽象。于是設(shè)計(jì)自動(dòng)化公司們意識(shí)到它們需要跟進(jìn)到RTL并努力提高設(shè)計(jì)人員的生產(chǎn)力，Synopsys在推進(jìn)抽象化前沿發(fā)展做出了重大的貢獻(xiàn)。

RTL進(jìn)一步擴(kuò)展了芯片設(shè)計(jì)群體，就像系統(tǒng)設(shè)計(jì)工具擴(kuò)展了ASIC設(shè)計(jì)群體那樣。

但自EDA從1993年進(jìn)入成熟使其之后，這個(gè)領(lǐng)域的創(chuàng)新就開(kāi)始放緩?？上У氖牵酒袠I(yè)的挑戰(zhàn)依舊在快速增加，即便有更好的模擬與仿真技術(shù)和IP市場(chǎng)的發(fā)展，隨著2007年SoC成為人們關(guān)注的焦點(diǎn)，并且摩爾定律也在放緩，EDA面臨著更大的挑戰(zhàn)。

所以，而這一次，兩大EDA巨頭在其產(chǎn)品中引入AI，可謂是EDA行業(yè)自進(jìn)入成熟期時(shí)候難得看到的創(chuàng)新。但業(yè)界對(duì)于新產(chǎn)品的接受程度以及影響力，還需要等到更多用戶使用Cadence和Synopsys的產(chǎn)品之后才能得出結(jié)論。

雷鋒網(wǎng)參考 清華大學(xué)出版社出版的《電路與系統(tǒng)簡(jiǎn)史》 雷鋒網(wǎng)雷鋒網(wǎng)

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